Signal Integrity Simplified by Eric Bogatin

2017.01-

Chapter 1

p.3

Signal Integrity とは

高周波回路において、接合部の影響で生じる問題

以下の 3 タイプの問題のいずれかとして現れる。

タイミング
ノイズ (本書で扱うのはこれ)
Electromagnetic Interference (EMI)

p.4
Signal Integrity によるノイズは次の 4 つのカテゴリに分類される。

単一ネット内のシグナル品質
クロストーク
Rail Collapse (回路のスイッチングや消費電力の変化に伴って生じる電圧降下)
EMI

p.5

単一ネット内のシグナル品質

インピーダンスが変化する箇所でシグナルが劣化する。ネットの物理的な形状が影響する。

線幅の変化
ビアで別の層に行く
リターンパスのギャップ
コネクタ
分岐、T字、行き止まり
ネットの終端 (これが多い)

p.7
対策:

線幅を一定にする
インピーダンスを一定にするようなトポロジー (具体的には？)
抵抗で反射波を減衰 (終端抵抗。仕組みは？)

影響はシグナルのライズが短くなるほど大きくなる。
チップ内部の配線も影響するため、パッケージ方式によって良し悪しがある。

Best: controlled impedance - Multilayer Ball Grid Array = BGA (Multilayer?)
Good: short lead frame - Chip-Scale Package = CSP (https://www.maximintegrated.com/jp/app-notes/index.mvp/id/4002)

ISI - Inter-Symbol Interference
誘電体 (と導体) による高周波成分の減衰。シグナルのライズが遅れる。
高速シリアルリンク (> 1 Gbps) で特に問題となる。

Skew
伝送路長の違いによるタイミングのずれ。
クロックと信号がずれている場合はもちろんのこと、差動ペアの間にスキューがあると差動ペアが正しく差動にならず、ISI の原因となる。
伝送路ごとの局所的な誘電率の違いによっても起きる。(見つけにくい)

p.9

クロストーク

Capacitive coupling と inductive coupling に分けられ、この二つは信号が漏れる側の近端と遠端で異なった挙動を示す。
Near-end cross talk and far-end cross talk - どこから見て near/far? 一般的な解説と Figure1-7 は異なった傾向を示している。 (https://ja.wikipedia.org/wiki/%E6%BC%8F%E8%A9%B1)

均一で広いリターンパスがクロストーク低減に関して最良。

コネクタなど、リターンパスが狭くかつ共用になっている場合
inductive なノイズが増える。(why?)
Inductance のカップリング = mutual inductance (相互インダクタンス) (詳細は後述？)
このタイプのクロストーク: switching noise, delta I noise, dI/dt noise, ground bounce, Simultaneous Switching Noise (SSN), Simultaneous Switching Output (SSO) noise 等と呼ばれる

対策:

mutual inductance を最小にするような配線
- 配線間のスペースを確保
- 低誘電率の材料を用いる (capacitive な成分の話か？)
differential pair
CSP, High-Density Interconnects (HDI). インターコネクト長が伸びると影響が大きくなるため。

p.11

Rail Collapse

Power-path や ground-path が切り替わる瞬間、電圧降下が起きて両者の間の電圧差が小さくなる。
プロセッサは低電圧、高消費電力、高周波数 → 大電流が高速でスイッチ → 電圧降下の影響がよりシビア

対策:
Power-Distribution System (PDS), Power Delivery Network (PDN) のインピーダンスを下げる

隣接層に電源とグランドを配置。できるだけ互いに近く、かつ表面近くがよい (why?)
複数個の低インダクタンスなデカップリングコンデンサ (パスコンというやつか)
パッケージ内の電源ラインとグランドラインをできるだけ短く、かつ複数個に
オンチップのデカップリングキャパシタ機能

例: C-Ply (3M Corp.), 極薄の高誘電率薄膜

p.14

EMI

通常電流の場合の放射強度 ∝ 周波数
差動電流の場合の放射強度 ∝ 周波数^2

Signal Integrity の原因は EMI の原因にもなる。チップの動作に問題がないレベルでも EMI 的に問題になることもある。

対策:

放射に関わる電圧変動の発生源は PDN やグランドなことが多い。Rail-collapse を防ぐ設計をする。
静電遮蔽、高周波部分の分離
ケーブルにフェライトコア、シールド、低インピーダンス接続

(Ethernet のケーブルが参考になりそう)

p.16

ライズが短くなると Signal Integrity の問題はより顕著になる
インターコネクトのインピーダンスについて理解せよ

p.18

プロセッサの話

10-90 rise time
ライズタイムは電圧遷移の 10% から 90% までの時間で表すことが多い。
で、これがクロック 1 周期の 10% 程度になることが想定されている。
だがしかし、低クロックのチップでも新しい製造プロセスになるとライズタイムだけが速くなることがある。

p.23

製品デザインの各段階でシミュレーションせよ、測定せよ

p.24

シミュレーション

シミュレータの種類

Electromagnetic simulators - 時間領域や周波数領域の電磁場解析, Maxwell 方程式を解く
Circuit simulators - 回路の構成要素から導いた微分方程式とキルヒホッフの法則から電圧と電流を時間領域、周波数領域で解析
Behavioral simulator - より経験的なシミュレーション、高速。電圧、電流の時間領域解析。

EM simulator

電流を電場と磁場として表して Maxwell 方程式を解く。(三種類の中で最も第一原理的なやつか)

これがないとシミュレーションできない場合がある。

インターコネクトがかなり不均一で電気的に長い場合 (リターンパスがギャップを跨いでいる場合等) (?)
電磁場のカップリングが支配的な場合 (パッケージやコネクタでの共振)
EMI

問題点:

複雑な系のシミュレーションは (少なくとも 2004 年時点では) 現実的ではない
電磁気に精通した人にしか扱えない

Circuit simulator

信号を電圧と電流として扱う。EM simulator より特に正確だというわけではない。

先述の EM simulator でしか解析できないケースには適用できないが、以下のものには適用できる。

Near-field cross talk
Transmission line propagation
Switching noise

Schematic - 基本的な回路の要素の組み合わせを含んだ回路図 (普通の回路図と何が違う？)
schematic があればシミュレーションできる。

最も有名なものが SPICE (Simulation Program with Integrated Circuit Emphasis), (1970s, UC Berkeley)

時間領域の解析 - transient simulation (過渡解析)
周波数領域の解析 - AC simulation (AC 解析)

p.27

Models

トランジスタやドライバ等のアクティブなデバイス用のモデルは二種類ある。

SPICE model
combinations of ideal sources and passive elements (?)
もしくはトランジスタの構成を元にしたモデル → プロプラエタリな情報を含む
プロセス世代が変わっても挙動を追いやすい。IBIS より第一原理的か。
IBIS model (Input/output Buffer Interface Spec)
V-I, V-t 応答を記述したモデル。トランジスタ構成を記述しなくてもよい。
SPICE モデルより大抵高速

モデルの品質は重要。garbage in, garbage out (GIGO) - シミュレーションの精度はモデルに制約される
チップの現在のリビジョンに合った高正確なモデルが提供されているか?
ベリファイせよ。(後述)

p.29

回路記号については以下を参照。
http://toragi.cqpub.co.jp/Portals/0/backnumber/2007/05/furoku/p047-065.pdf

p.30

analysis - 計算によってモデルを作る
characterization - 計測によってモデルを作る

p.31

計算によるモデル

時間と精度はトレードオフ。

Rules of thumb (経験則)
ざっくりした値。どんぶり勘定的にデザインの初期でイメージを固めるのに使うようなもの。
Analytical approximations (近似)
簡単な関数で近似したもの。使う時は、その近似の精度がどの程度なのか知ったうえで使うべし。
精度がどの程度か分からない場合はモデル回路を実際に組んで計測するのもアリ。
Numerical simulations (数値解)
Maxwell 方程式を解く。低速。製造に移る前の最終チェック等、精度が必要な時に。
ツール: field solvers (得られた値を R, L, C に変換するものは parasitic extraction tool と呼ばれる)
自分の用途と似たテストケースを元に精度を見積もるべし。

p.35

計測によるモデル

計測対象デバイス = DUT (device under test)

計測装置

Impedance analyzer
周波数空間でインピーダンスを測定。Typical range: 100 Hz ~ 40 MHz
constant-current sine wave (?)
Vector-network analyzer (VNA)
周波数空間。sin wave. 入射電圧の大きさと位相, 反射電圧の大きさと位相を測定。
Range: kHz ~ 50 GHz
電圧の反射について https://en.wikipedia.org/wiki/Reflections_of_signals_on_conducting_lines
S parameter について http://www.mogami.com/paper/sparameter/sparameter-01.html
Time-domain reflectometer (TDR)
時間領域。立ち上がりの速い矩形波 (typically 35 psec ~ 150 psec) を入れて反射を測定。
DUT の中の空間的に離れた位置ごとのインピーダンスが測定できる。

Chapter 2

理学のバックグラウンドがある人にはなじみの深い話。この章に関しては業界でよく使う話的なものをメモっておく。

時間領域と周波数領域

p.44

10-90 rise time: 10% から 90% までの時間で定義、通常 rise time といったらこれ
20-80 rise time: IBIS モデルでこちらの定義を使っているものがある

p.45

fall time: クロックの立ち下がり、CMOS の出力ドライバの特性により大抵は rise より速い。
原因はトランジスタのスイッチング速度。high → low 時、n 型トランジスタ on, p 型 off. n 型の方が一般的に高速。

p.47

sin wave - orthonormal function (正規直交関数), eigenfunction (固有関数)
他の固有関数の例: Hermite Polynomials (エルミート多項式), Legendre Polynomials (ルジャンドル多項式), Laguerre Polynomials (ラゲールの陪多項式), Bessel Functions (ベッセル関数)

p.51

フーリエ変換

Fourier Integral (FI), フーリエ積分
連続なので積分
Discrete Fourier Transform (DFT), 離散フーリエ変換
離散化された値に適用するので総和
Fast Fourier Transform (FFT), 高速フーリエ変換
データ数が 2^n の場合に適用できる高速な DFT アルゴリズム (100 - 10000 倍速)

p.53

時間領域における波形のリピート間隔: 通常、F (大文字) で表記

p.54

フーリエ変換で得られる周波数はリピート周波数の倍数: first harmonic, second harmonic, etc

p.56

理想的な矩形波のフーリエ変換

波長の奇数倍の成分のみ存在、偶数倍の成分は 0.
各周波数成分の強度はその周波数 f に対して 1/f で減少していく。

0 Hz: 強度のオフセットを表す特別な成分 (i.e. DC 成分)。0 V から 1 V まで変化する矩形波の場合、duty 比 50% なら 0 Hz 成分は 0.5 V。波の平均値。

p.58

Bandwidth

bandwidth - 伝統的には無線信号のモジュレーションに使われる周波数バンドの幅。
e.g. 1.8 GHz のキャリアー波に 100 MHz の範囲内のモジュレーションをかける、等。
デジタル信号では周波数の下限は DC なので 0 Hz, 上限は信号の形状を十分に (後述) 再現するのに必要な高調波成分の周波数。

Bandwidth 大 → frequency domain での周波数大 → time domain での rise time 小

p.60

FR4 - ガラスエポキシ基板。https://ja.wikipedia.org/wiki/FR4

conductor loss: 導体損失。電気抵抗による損失。ジュール熱になる。
dielectric loss: 誘電損失。https://en.wikipedia.org/wiki/Dielectric_loss
どちらも高周波ほど減衰が大きいため、信号の波形が鈍る (ライズタイムが伸びる) ことになる。

p.62

Bandwidth と rise time の関係 (経験則、かなりラフな近似):

BW = 0.35/RT

p.64

信号の形状を十分に再現する、この十分に、とは？

実信号のスペクトルを取り、問題の高調波が理想的な矩形波のスペクトルのパワーの 50% を割った時点で無視してよいというのが通例。それ以降を切っても大体 p.62 のラフな近似から外れない程度にはなる。(後でどの程度の影響があるか実際に計算したい)

パワーで 50% ≒ ピーク強度で 70%
→ 高調波が理想波形の 70% 以上の強度があれば「十分」とみなす。

理想矩形波のスペクトル強度は 1/f で減衰するので、1/f より高速に減衰しだしたら足切り対象。→ knee frequency

p.68

EMI の放射強度 ∝ f
理想矩形波のスペクトル強度 ∝ 1/f
→ 理想矩形波では全周波数で等しい強度の EMI が発生する
→ EMI を抑えるには bandwidth を抑えよ
Ringing している波形は一部の周波数が理想矩形波の 10 倍のオーダーで増えることがある → その周波数の EMI も 10 倍

p.69

クロック周波数だけが既知で rise time が分からない場合は？

クロックサイクルの 7% 程度と見積もっておく。経験則。大抵のボードは 10% 程度になっているが、厳しめに見積もる方が安全。
これを考慮して p.62 のどんぶり勘定に入れると、

BWclock = 5 * Fclock

Bandwidth of *

p.71

Bandwidth of a Measurement

測定が有効な (i.e. SN 比が許容範囲である) 最大の周波数。

p.73

Bandwidth of a Model

モデルが正確性を保てている (誤差が許容できる) 最大の周波数。

p.74

Bandwidth of an Interconnect

目的の仕様を満たす最大の周波数。
現実的には -3 dB (入射強度の 70%) → 3-dB bandwidth

insertion loss:
インターコネクトの bandwidth を VNA で計測することは、インターコネクトをフィルタとして伝達関数を求めるのに相当する。この伝達関数を insertion loss と呼ぶことがある。

intrinsic rise time:
3-dB bandwidth から逆算した、(有意に) 通過可能な最短の立ち上がり。

RTout^2 = RTin^2 + RTinterconnect^2

(↑証明は？)

Rules of thumb:
信号のライズタイムの伸びを 10% 以下に抑える場合、インターコネクトの intrinsic rise time は信号のライズの 50% 以下にする。
→ インターコネクトの bandwidth は信号の bandwidth の 2 倍以上を確保するのが理想